かねて頭の片隅にひっかかっていた疑問が、誰かの言葉で「なるほど」と納得させられることがあります。以下は半導体製造歩留まりに関する西澤先生の文章です。西澤先生は独自発想の半導体開発で有名です。面白いと思いますので少し長くなりますが以下に引用します[1]。

　「・・・歩留まり９０％、つまり１０個つくって１個だけ不合格品というとき、あとでつなぐのはやめて初めから２つ一緒につくればよいだろうと考えた人は、昔からたくさんいた。こういうのを複合部品というが、２つ一緒につくった場合には、どちらかが不合格品であると使えない。複合部品の合格品ができる割合は９０％×９０％で８１％になる。だから集積回路ができはじめたころ、うまくゆかないだろうと考えた人は筆者を含めてそうとういた。最近話題の１ギガビットＤＲＡＭなどというのは、５０億個ぐらいの回路部品をシリコンの上につくり込んであり、それぞれが９０％の歩留まりだと、全体の歩留まりは０．９を５０億回掛けた値になり、限りなくゼロに近い値になってしまう。合格品など、できるはずがないということになるのだ。

　ところが、１ギガビットＤＲＡＭでも、会社の研究所ではいくらかはちゃんとできており、将来まず間違いなく工業品になるだろうとたいていの人は信じている。なぜかというと、不合格品が出るのは、確率で考える現象ではなく、原因がなければ出てこないということがわかってきたからである。

　つまり、製品をつくる結晶の結晶格子に列になった乱れがあれば、その列に沿って通常、動作が異なる部分がつくられることがわかったため、このような「転位」と呼ばれる結晶格子の乱れをもたないような無転位結晶をつくる努力がなされたのである。日本の貢献も非常に大きかったが、その種の技術の進歩によってメガビット、つまり百万個台の記憶集積回路については全部が合格であるものができるようになり、採算がとれるようになってきたのである。

　これが、半導体集積回路工業が発展することになった最大の要因であり、このような膨大な数の部品の場合でさえ、不合格品の生まれる原因さえ把握されれば、それまで確率現象と考えられていた歩留まりが確率現象ではなくなり、問題を克服することができることを示した、工業史上まさに画期的な進歩となったのである．．．」

　筆者もかつてＬＳＩ開発の動きが出はじめた頃、「ＬＳＩは商業的には製造できない」という議論を読んだことがあります。トランジスタ１万個のＭＳＩ（中規模集積回路）を９５％の歩留まりで製造できたとしても、これを１００個集積したトランジスタ１００万個のＬＳＩを作ろうとすると、歩留まりはほとんどゼロなってしまうというのです。そこでは「数の暴力」という表現が使われていました。それが今ではトランジスタ２０００万個、線幅0.18ミクロンのＬＳＩがゲーム機用に量産されてます。なぜこんなものが作れるのか筆者はかねて疑問に思っていました。それが西澤先生によれば、半導体製造での不良発生は確率現象ではなく、はっきりした原因があって起こるものだ。それさえ克服すれば不可能に見えるＬＳＩの製造が可能になるのだというのです。

　しかし確率論のテキストでは、製品Ａが歩留まり90％、製品Ｂが歩留まり80％でそれぞれ製造できるとき、Ａ、Ｂを一体化した製品Ｃの予想歩留まりは0.9×0.8＝0.72、つまり72％になると書いてあります。テキストが間違っているのでしょか。そうではありません。よく読むと、製品Ａと製品Ｂの不良が別々の原因によって生ずるという前提のあることが分かります。不良の原因が共通していて、製品Ａが不良になるとき製品Bも同時に不良になるのであれば、２つを一体化した製品Ｃの歩留まりは90％のままです。共通原因を探し当て、対策をとれば95％、98％と歩留まりを向上させることも可能になります。半導体工業のすごいのはこの理屈ではなく、不良の共通原因を徹底的に追及することにより１０００万個、１億個という「数の暴力」を克服した実績です。ただし半導体もこの原理によって簡単に歩留まりを上げることができるわけではなく、0.25〜0.18μmプロセスでは歩留まりが上がらず納期遅れが多発したといわれます。原因は新材料や新プロセスの導入が相次ぎ、歩留まり低下要因が増えたからだとされます[2]。

　さて、プリント板の製造歩留まりについてはどうでしょうか。図はここ１５年間の多層板製造歩留まりの推移を示したものです[3]。グラフ中、下側に並 ぶ点は製造工程上がりの歩留まりであり、上側の点は最終検査で見つかった不良品を手直ししたもの（修正品）も良品に含めた歩留まりです。グラフから、製造上がりの歩留まりはこの１５年ほとんど変わっていないこと（いくらか低下の傾向）、修正品を含めた歩留まりは１％以上も低下していることがみられます。ただしこの期間に生産品種の構成は大きく変わっています（表１）。全体の生産額は3.4倍に増えましたが４層板の伸びは小さく、６−８層、１０層以上に大きくシフトしています。同時にこの間にパターンのファイン化が急速に進んでいますから配線密度（プリント板面積あたり配線長）でみると４倍以上になったのではないでしょうか。手直しによる歩留まりアップは以前の４％から最近は３％程度に下がっています。多層化で簡単に修理できない不良が増えているのでしょう。

　表２は不良発生の多い４工程の重要度合いを示しています。歩留まりへの影響度合い（評点）はこの４工程で全体の三分の二を占め、４工程の順位も１５年間ほとんど変化していません。プリント板の製造では昔も今も導体パターンの形成（パターン形成〜エッチング）が一番の問題工程になっています。

　それにしてもプリント板製造における歩留まりが永年92〜93％と低位に安定している（？）のが意外でもあり物足りなく思います。この１５年に技術も設備も大きく進歩したはずなのに。配線密度が４倍程度には上がっていると思われますので予想歩留まりを確率で計算すると　93%×93%×93%×93%＝75%　となります。配線密度が上がった割には歩留まり低下が小さく、92〜93％にとどまっているのは相当の改善努力の結果だ、といえるのかもしれません。

　しかし予想されている半導体の高密度化に合わせるためには、プリント板にも一段の配線密度アップ、ファイン化が必要です。それに対応していくためにはプリント板についても、不良品の発生をランダムに起こる確率現象とあきらめず、ＬＳＩの歩留まり改善で追求されたような根本原因を把握して解決をはかるという、従来以上に基礎的なアプローチが必要になるのではないかと筆者は考えます。